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CV système embarqué SoC FPGA ELECTRONIQUE R&F C/C++ VHDL VERILOG | |
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Etant élève en master 2ème année de l'université de paris 6 dans le domaine de l'Architecture et Conception de Système Intégré. Pour la fin d'étude, j'aimerais avoir la possibilité d'effectuer un stage de 6 mois.Vous allez trouver mon competence au dessous:
Informatique Langage : Java, C/C++, python, VHDL , SystemC, Verilog
Système d’exploitation : Linux, Windows9X/NT/XP
Electronique Radio Fréquence, FPGA, Circuit numérique/analogique
Outil Utilisé : ModelSim, SynopSys, Cadence, Allicance, Matlab, Eldo, Spice, Xilinx
Langues Français (bon niveau) anglais (courant) chinois (langue maternelle)
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--- EXPERIENCES ---
2007 - 2007
stage de M1 : ASIM-LIP6
Réalisation la vue structurelle de la Ram multi-segment à l’interface VCI en langage VHDL et simuler sous modelsim et synthèse par synopsys. Dans ce stage j\'ai utilisé les outils MODELSIM et SYNOPSYS pour simuler et synthèse.Pendant ce stage j\'ai bien apris la conception de designation en VLSI, et comment établir un une plateforme de validation,et travailler dans un équipe, et j\'ai bien formé les langages de VHDL et PYTHON.
--- FORMATION ---
master 2eme année : 2007-2008
master 1ere année : 2006-2007
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| Recherche d'Emploi : | Recherche de Stage | |
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| Formation : | Bac+6 | |
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| Expérience : | 0 à 2 ans | |
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| Résidence : | Paris (75) | |
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| Préférences Géographiques : |
Centre - Ile-de-France - Midi-Pyrénées - Provence-Alpes-Côte d Azur - Rhône-Alpes | |
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| Mots Clefs : | système embarqué SoC FPGA ELECTRONIQUE R&F C/C++ VHDL VERILOG ARM | |
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